Презентация на тему Языки описания аппаратуры (hdl-языки)

ассемблера)
высокого уровня

чего представляют для компиляторов потенциальные возможности создания проектов с

более выигрышными параметрами. Имеют жесткую ориентация на определенную аппаратуру и призводящую ее фирму.
Примерами таких языков могут служить языки PLDASM (фирма Intel), AHDL (Фирма Altera) и ABEL (Фирма Zilinx).

и поэтому более универсальны. Среди них наиболее распространены языки

VHDL и Verilog. 

заказу организации Министерства обороны США. Первая его версия, предназначенная

в основном для унификации описаний проектов в различных ведомствах, была принята в 1985 году.

и проблемно-ориентированную

традиционные операторы действия (присваивание ), условия (IF), выбора (CASE),

цикла (LOOP), вызова процедуры), так и традиционные типы данных: числовые, логические, символьные, перечислительные и агрегатированные (массивы, записи, файлы).

различных типов описаний: описания интерфейса и одного или более

архитектурных тел. Интерфейс описывается в объявлении объекта (entity declaration) и определяет только входы и выходы объекта.

архитектурное тело (architecture body). Чтобы задать, какие объекты использованы

для создания полного проекта, используется объявление конфигурации (configuration declaration).

как внутренний язык симуляции. Cadence приобрела Gateway в 1989

г. и открыла Verilog для общественного использования. В 1995 г. был определен стандарт языка — Verilog LRM (Language Reference Manual), IEEE1364-1995. Таким образом, датой появления языка Verilog следует считать 1995 г. 

соответствует entity в VHDL. Модуль описывается ключевыми словами module

— endmodule. В файле может быть описано несколько модулей. Другие модули могут подключаться к цепям модуля, образуя иерархическую структуру. При запуске Verilog симулятор строит иерархическое дерево из всех модулей, которые обнаружены в файлах, поданных на вход симулятора, и находит модуль верхнего уровня. Если таких модулей несколько, то происходит ошибка.

сигналов, которые служат для подключения его в других модулях.

Порты бывают трех типов input — входы, output — выходы, inout — двунаправленные. Входы и двунаправленные порты должны иметь тип wire, а выходы могут быть как wire, так и reg. Построение иерархии (подключение модулей) возможно двумя способами: по имени (указываются имена портов, использованные при описании модуля) или по расположению (порядок сигналов такой же, как в описании модуля).

том случае, если существующие языки не способны решать возникающие

задачи. С одной из трудноразрешимых задач столкнулись самые популярные и распространенные языки VHDL и Verilog – это постоянно растущая сложность разрабатываемых проектов и необходимость в универсальном способе описания, пригодного для всех уровней проектирования и независимого от формы реализации проектов. Попыткой решить возникшие трудности стало использование языка SystemC.

библиотеки SystemC 0.9.