Презентация на тему Цифровая схемотехника и архитектура компьютера. Языки описания аппаратуры. (Глава 4)

преподавателей, которые читают лекции на основе учебника «Цифровая схемотехника

и архитектура компьютера» авторов Дэвида Харриса и Сары Харрис. Бесплатный русский перевод второго издания этого учебника можно загрузить с сайта компании Imagination Technologies:

https://community.imgtec.com/downloads/digital-design-and-computer-architecture-russian-edition-second-edition

Процедура регистрации на сайте компании Imagination Technologies описана на станице:

http://www.silicon-russia.com/2016/08/04/harris-and-harris-2/

командой сотрудников университетов и компаний из России, Украины, США

в составе:
Александр Барабанов - доцент кафедры компьютерной инженерии факультета радиофизики, электроники и компьютерных систем Киевского национального университета имени Тараса Шевченко, кандидат физ.-мат. наук, Киев, Украина;
Антон Брюзгин - начальник отдела АО «Вибро-прибор», Санкт-Петербург, Россия.
Евгений Короткий - доцент кафедры конструирования электронно-вычислительной аппаратуры факультета электроники Национального технического университета Украины «Киевский Политехнический Институт», руководитель открытой лаборатории электроники Lampa, кандидат технических наук, Киев, Украина;
Евгения Литвинова – заместитель декана факультета компьютерной инженерии и управления, доктор технических наук, профессор кафедры автоматизации проектирования вычислительной техники Харьковского национального университета радиоэлектроники, Харьков, Украина;
Юрий Панчул - старший инженер по разработке и верификации блоков микропроцессорного ядра в команде MIPS I6400, Imagination Technologies, отделение в Санта-Кларе, Калифорния, США;
Дмитрий Рожко - инженер-программист АО «Вибро-прибор», магистр Санкт-Петербургского государственного автономного университета аэрокосмического приборостроения (ГУАП), Санкт-Петербург, Россия;
Владимир Хаханов – декан факультета компьютерной инженерии и управления, проректор по научной работе, доктор технических наук, профессор кафедры автоматизации проектирования вычислительной техники Харьковского национального университета радиоэлектроники, Харьков, Украина;
Светлана Чумаченко – заведующая кафедрой автоматизации проектирования вычислительной техники Харьковского национального университета радиоэлектроники, доктор технических наук, профессор, Харьков, Украина.

снова комбинационная логика
Конечные автоматы
Параметризованные модули
Среда тестирования

САПР синтезируют оптимизированные схему устройства, состоящую из логических элементов
Большинство

коммерческих проектов построено с использованием языков HDL
Два лидирующих языка HDL:

SystemVerilog
Разработан в 1984 году компанией Gateway Design Automation
Стандарт IEEE standard (1364) – в 1995
Расширенный стандарт – в 2005 (IEEE STD 1800-2009)
VHDL 2008
Разработан в 1981 министерством обороны
Стандарт IEEE standard (1076) – в 1987
Обновлен в 2008 (IEEE STD 1076-2008)

Введение

проверки корректности работы
Миллионы долларов, сэкономленные при отладке в процессе

моделирования, – вместо тестирования аппаратуры
Синтез
Преобразование HDL кода в список соединений (netlist) аппаратного модуля (список элементов и связей между ними)
Важно:
При использовании HDL следует думать об аппаратной реализации HDL кода

От HDL описания – к логическим элементам

определяет модуль как совокупность взаимосвязанных более простых модулей
Модули SystemVerilog

output logic y);
assign

y = ~a & ~b & ~c | a & ~b & ~c | a & ~b & c;
endmodule

SystemVerilog:

Поведенческое описание на SystemVerilog

output logic y);

assign y = ~a & ~b & ~c | a & ~b & ~c | a & ~b & c;
endmodule

SystemVerilog:

output logic y);

assign y = ~a & ~b & ~c | a & ~b & ~c | a & ~b & c;
endmodule

SystemVerilog:

Синтез:

одно и то же.
Имена не могут начинаться с цифры

Пример: 2mux – некорректное имя
Пробелы игнорируются
Комментарии:
// однострочный комментарий
/* многострочный
комментарий */

Синтаксис SystemVerilog

output logic y);
assign y =

a & b & c;
endmodule


module inv(input logic a,
output logic y);
assign y = ~a;
endmodule


module nand3(input logic a, b, c
output logic y);
logic n1; // внутренний сигнал

and3 andgate(a, b, c, n1); // экземпляр and3
inv inverter(n1, y); // экземпляр inverter
endmodule

Синтез структурных моделей - иерархия

output logic [3:0] y1, y2,

y3, y4, y5);
/* Five different two-input logic
gates acting on 4 bit busses */
assign y1 = a & b; // AND
assign y2 = a | b; // OR
assign y3 = a ^ b; // XOR
assign y4 = ~(a & b); // NAND
assign y5 = ~(a | b); // NOR
endmodule


// комментарий в одной строке
/*…*/ комментарий в нескольких строках

Поразрядные операторы

output logic y);

assign y = &a;
// &a is much easier to write than
// assign y = a[7] & a[6] & a[5] & a[4] &
// a[3] & a[2] & a[1] & a[0];
endmodule

Операторы сокращения

input logic

s,
output logic [3:0] y);
assign y = s ? d1 : d0;
endmodule







?: также называется тернарным оператором потому, что он имеет 3 входа: s, d1 и d0.

Условное присваивание

output logic

s, cout);
logic p, g; // internal nodes

assign p = a ^ b;
assign g = a & b;

assign s = p ^ cin;
assign cout = g | (p & cin);
endmodule

Внутренние сигналы

основание
N'B не является обязательным, но рекомендуется (по умолчанию используется

десятичная система)

Формы представления чисел

y - 12-битовый сигнал, оператор выше сформирует:
y = a[2]

a[1] b[0] b[0] b[0] a[0] 1 0 0 0 1 0

// подчеркивание (_) используется только для
// удобочитаемости. SystemVerilog его игнорирует.

Работа с битами: Пример 1

input logic

s,
output logic [7:0] y);

mux2 lsbmux(d0[3:0], d1[3:0], s, y[3:0]);
mux2 msbmux(d0[7:4], d1[7:4], s, y[7:4]);
endmodule

Работа с битами: Пример 2

SystemVerilog:

input logic

en,
output logic [3:0] y);
assign y = en ? a : 4'bz;
endmodule

Z: Неподключенное (высокоимпедансное) состояние

SystemVerilog:

output logic y);
logic

ab, bb, cb, n1, n2, n3;
assign #1 {ab, bb, cb} = ~{a, b, c};
assign #2 n1 = ab & bb & cb;
assign #2 n2 = a & bb & cb;
assign #2 n3 = a & bb & c;
assign #4 y = n1 | n2 | n3;
endmodule

Задержки

output logic y);
logic

ab, bb, cb, n1, n2, n3;
assign #1 {ab, bb, cb} =
~{a, b, c};
assign #2 n1 = ab & bb & cb;
assign #2 n2 = a & bb & cb;
assign #2 n3 = a & bb & c;
assign #4 y = n1 | n2 | n3;
endmodule

Задержки

конечных автоматов

Произвольные стили HDL кодирования могут моделироваться правильно, но

результат синтеза может не соответствовать ни результат моделирования, ни желаниям разработчика

Последовательностная логика

событие из списка sensitivity list, выполняется оператор statement

Оператор Always

input logic [3:0] d,

output logic [3:0] q);

always_ff @(posedge clk)
q <= d; //произносится “q получает d”

endmodule

D триггер

input logic

reset,
input logic [3:0] d,
output logic [3:0] q);

// синхронный сброс
always_ff @(posedge clk)
if (reset) q <= 4'b0;
else q <= d;

endmodule

D триггер со сбросом

input logic

reset,
input logic [3:0] d,
output logic [3:0] q);

// асинхронный сброс
always_ff @(posedge clk, posedge reset)
if (reset) q <= 4'b0;
else q <= d;

endmodule

D триггер со сбросом

input logic

reset,
input logic en,
input logic [3:0] d,
output logic [3:0] q);

// асинхронный сброс и разрешение
always_ff @(posedge clk, posedge reset)
if (reset) q <= 4'b0;
else if (en) q <= d;

endmodule

D триггер с сигналом разрешения

input logic [3:0]

d,
output logic [3:0] q);

always_latch
if (clk) q <= d;

endmodule






Внимание: Мы не используем защелки в нашел курсе.
Но вы можете написать код, который непреднамеренно реализует защелку.
Проверьте синтезированный аппаратный модуль – если он имеет защелку
в нем, то вы, вероятно, совершили ошибку.

Защелки

:
if / else
case, casez
Другие поведенческие операторы

[3:0] a, b,

output logic [3:0] y1, y2, y3, y4, y5);
always_comb // need begin/end because there is
begin // more than one statement in always
y1 = a & b; // AND
y2 = a | b; // OR
y3 = a ^ b; // XOR
y4 = ~(a & b); // NAND
y5 = ~(a | b); // NOR
end
endmodule

Этот аппаратный модуль может быть описан с помощью оператора непрерывного присваивания assign с меньшим количеством строк кода, так что в этом случае лучше использовать операции непрерывного присваивания.

Комбинационная логика с always

output logic [6:0] segments);

always_comb
case (data)
// abc_defg
0: segments = 7'b111_1110;
1: segments = 7'b011_0000;
2: segments = 7'b110_1101;
3: segments = 7'b111_1001;
4: segments = 7'b011_0011;
5: segments = 7'b101_1011;
6: segments = 7'b101_1111;
7: segments = 7'b111_0000;
8: segments = 7'b111_1111;
9: segments = 7'b111_0011;
default: segments = 7'b000_0000; // необходимо
endcase
endmodule

Комбинационная логика с case

его ветвях перечислены все возможные входные комбинации
Помните об использовании

default (выбор по умолчанию)

Комбинационная логика с case

output

logic [3:0] y);
always_comb
casez(a)
4'b1???: y = 4'b1000; // ? = don’t care
4'b01??: y = 4'b0100;
4'b001?: y = 4'b0010;
4'b0001: y = 4'b0001;
default: y = 4'b0000;
endcase
endmodule

Комбинационная логика с casez

блокирующее присваивание
Выполняется в порядке, описанном в файле
// Хороший

синхронизатор, использующий
// неблокирующее присваивание
module syncgood(input logic clk,
input logic d,
output logic q);
logic n1;
always_ff @(posedge clk)
begin
n1 <= d; // nonblocking
q <= n1; // nonblocking
end
endmodule

// Плохой синхронизатор, использующий
// блокирующее присваивание
module syncbad(input logic clk,
input logic d,
output logic q);
logic n1;
always_ff @(posedge clk)
begin
n1 = d; // blocking
q = n1; // blocking
end
endmodule

Блокирующие и неблокирующие присваивания

присваивание (

(posedge clk)
q <= d; // nonblocking
Простая комбинационная логика: использует непрерывное присваивание (assign…)
assign y = a & b;
Более сложная комбинационная логика: использует always_comb и блокирующее присваивание (=)
Сигнал изменяется только одним оператором always или оператором непрерывного присваивания (попытка изменить сигнал несколькими операторами always или assign без использования отключенного состояния приведет к конфликту и ошибке синтеза).

Правила присваивание сигналов

на 3

input

logic reset,
output logic q);
typedef enum logic [1:0] {S0, S1, S2} statetype;
statetype [1:0] state, nextstate;

// регистр состояний
always_ff @ (posedge clk, posedge reset)
if (reset) state <= S0;
else state <= nextstate;

// логика следующего состояния
always_comb
case (state)
S0: nextstate = S1;
S1: nextstate = S2;
S2: nextstate = S0;
default: nextstate = S0;
endcase

// логика выходных сигналов
assign q = (state == S0);
endmodule

Конечный автомат на SystemVerilog

name and default value
(input logic [width-1:0] d0,

d1,
input logic s,
output logic [width-1:0] y);
assign y = s ? d1 : d0;
endmodule

Пример с 8-битной шиной (используется по умолчанию):
mux2 mux1(d0, d1, s, out);

Пример с 12-битной шиной :
mux2 #(12) lowmux(d0, d1, s, out);

Параметризированные модули

(DUT)
Не предназначена для синтеза
Типы:
Простая
С самопроверкой
С самопроверкой и

тестовыми векторами

Среда тестирования (Testbenches)

функции:
y = bc + ab
Имя модуля sillyfunction
Пример среды

тестирования

функции:
y = bc + ab

module sillyfunction(input logic a,

b, c,
output logic y);
assign y = ~b & ~c | a & ~b;
endmodule

Пример среды тестирования

// экземпляр проверяемого устройства
sillyfunction dut(a, b, c, y);

// последовательно формируются значения
// сигналов на входах
initial begin
a = 0; b = 0; c = 0; #10;
c = 1; #10;
b = 1; c = 0; #10;
c = 1; #10;
a = 1; b = 0; c = 0; #10;
c = 1; #10;
b = 1; c = 0; #10;
c = 1; #10;
end
endmodule

Простая среда тестирования

sillyfunction dut(a, b, c, y); // экземпляр dut
initial

begin // последовательно формируются значения сигналов
// на входах и анализирует результат тестирования на выходах
a = 0; b = 0; c = 0; #10;
if (y !== 1) $display("000 failed.");
c = 1; #10;
if (y !== 0) $display("001 failed.");
b = 1; c = 0; #10;
if (y !== 0) $display("010 failed.");
c = 1; #10;
if (y !== 0) $display("011 failed.");
a = 1; b = 0; c = 0; #10;
if (y !== 1) $display("100 failed.");
c = 1; #10;
if (y !== 1) $display("101 failed.");
b = 1; c = 0; #10;
if (y !== 0) $display("110 failed.");
c = 1; #10;
if (y !== 0) $display("111 failed.");
end
endmodule

Среда тестирования с самопроверкой

выходов
Среда тестирования:
Формирование тактового сигнала для изменения входов, считывание выходных

сигналов
Считывание тестовых векторов из файла в буферный массив для последующей подачи их на входы
Присвоение значении входным сигналам, определение ожидаемых значений выходных сигналов
Сравнение реальных значений выходных сигналов с ожидаемыми и формирование списка ошибок

Среда тестирования с тестовыми векторами

переднему фронту тактового сигнала
Сравнение состояний выходов с ожидаемыми значениями

по заднему фронту тактового сигнала





Тактовый сигнал среды тестирования также используется для синхронизации последовательностных схем

Среда тестирования с тестовыми векторами

logic a, b, c, yexpected;
logic

y;
logic [31:0] vectornum, errors; // bookkeeping variables
logic [3:0] testvectors[10000:0]; // array of testvectors

// создание экземпляра тестируемого устройства
sillyfunction dut(a, b, c, y);

// генерация тактового сигнала
always // no sensitivity list, so it always executes
begin
clk = 1; #5; clk = 0; #5;
end

1. Генерация тактового сигнала

генерация сигнала сброса
initial
begin
$readmemb("example.tv", testvectors);

vectornum = 0; errors = 0;
reset = 1; #27; reset = 0;
end


// Примечание: $readmemh считывает файл тестовых векторов,
// записанных в шестнадцатеричном представлении

2. Считывание тестовых векторов в массив

// синхросигнала
always @(posedge clk)
begin

#1; {a, b, c, yexpected} = testvectors[vectornum];
end

3. Назначение входов & ожидаемые состояния выходов

always @(negedge clk)
if (~reset) begin // skip

during reset
if (y !== yexpected) begin
$display("Error: inputs = %b", {a, b, c});
$display(" outputs = %b (%b expected)",y,yexpected);
errors = errors + 1;
end

// Примечание: для вывода на печать в шестнадцатеричном коде
// (hexadecimal), используйте %h. Например,
// $display(“Error: inputs = %h”, {a, b, c});

4. Сравнение выходных сигналов с ожидаемыми