Презентация на тему Сумматоры. АЛУ

вариант
УГО последовательного регистра
2 вариант
Схема

параллельного 2-х разрядного регистра на D-триггерах
3 вариант
УГО параллельного регистра
4 вариант
Схема параллельного 2-х разрядного регистра на JK-триггерах

Контрольные вопросы

устройств и микропроцессоры»: учеб. пособие для студ. Высш. Учебн.

Заведений/ А. К. Нарышкин, 2 – е изд. - Издательский центр «Академия», 2008г. с. 108-125, 267-283
Л.2. Ю.Ф. Опадчий, О.П. Глудкин, А.И. Гуров «Аналоговая и цифровая электроника», М.:Горячая линия- Телеком, 2000г. с. 603-623
Дополнительная литература
Л.5. Е.П. Угрюмов «Цифровая схемотехника», Санкт-Петербург, 2000г. с. 77-90
Л6. Ю.А. Браммер. И.Н.Пашук «Импульсные и цифровые устройства», М.-Высшая школа, 1999г. с. 275-284

Полусумматоры стр. 88-90 рис. 3.35 а, в
- Одноразрядный сумматор

стр 90-91
Синтез цифровых устройств. Часть 2.
-Сумматор последовательного действия стр. 90-91 рис. 4.9 а
-Сумматор параллельного действия стр. 93-95 рис. 4.10 а, 4.11
2. Арифметико-логическое устройство
Синтез цифровых устройств. Часть 2.
Стр 99-102 (рис. 4.14, 4.16)

код числа, являющийся значением суммы двух или нескольких слагаемых.




При

сложении многоразрядных кодов, в каждом разряде формируется значение суммы Si и значение переноса Рi из данного разряда в соседний старший разряд. Часть многоразрядного сумматора, в которой формируется значения Si и Pi называется разрядом.

сумма.
двоичные сумматоры;
двоично-десятичные сумматоры;
сумматоры в спец коде и др.
2. По

количеству разрядов в формируемом коде суммы:
одноразрядные сумматоры (формирует одноразрядный код суммы двух или более слагаемых).
многоразрядные сумматоры (формирует многоразрядный код суммы слагаемых которые, представлены многоразрядными кодами.).
3. По способу подачи в сумматор кодов слагаемых при формировании кода суммы:
комбинационные сумматоры (параллельного действия) (это устройство, в котором коды слагаемых подаются одновременно на разные входы);
накапливающие сумматоры (последовательного действия) (это устройство, на входы которого коды слагаемых подаются последовательно во времени).

которое вырабатывает значение суммы S двух слагаемых a и

b одноименных разрядов и формирует сигнал переноса р в соседний старший разряд.

УГО, работа

Переключательная функция (ПФ) в СДНФ для суммы и переноса:

предназначенное для суммирования трех одноразрядных двоичных чисел: значений одноименных

цифровых разрядов аi, bi и сигнала переноса из соседнего младшего разряда pi, выработки значения суммы в данном разряде Si, и переноса pi+1 в старший разряд.


Таким образом, одноразрядный комбинационный сумматор имеет три входа — аi, bi и рi и два выхода — Si и рi+1


Предназначен для поразрядного сложения двух многоразрядных чисел, когда в качестве третьего слагаемого приходится учитывать перенос из младшего разряда.

дискретных устройств;
М – сумматор.

Используя таблицу истинности, запишем ПФ

для суммы Si и переноса pi+1 в СДНФ:

Минимизировав для переноса получим pi+1 =bipi+aipi+aibi .

кодов слагаемых многоразрядные сумматоры делятся на два типа: последовательного

и параллельного действия. В сумматоры первого типа коды чисел вводятся в последовательной форме, т.е. разряд за разрядом (младшим разрядом вперед), в сумматоры второго типа каждое слагаемое подается в параллельной форме, т.е. одновременно всеми разрядами.

в схему сумматора, они служат для подачи на вход

сумматора разрядов слагаемых (регистры 1 и 2) и приема выдаваемых сумматором разрядов суммы (регистр 3).

импульсу на входы SM из RG1 и 2 поступают

цифры первого разряда слагаемых а1 и b1, из D-триггера на вход pi, подается уровень лог. 0. SM формирует первый разряд суммы S1 выдаваемый на вход RG 3, и переноса принимаемый в D-триггер. Второй тактовый импульс осуществляет в регистрах сдвиг на один разряд вправо; при этом на входы одноразрядного сумматора подаются цифры второго разряда слагаемых a2, b2 и перенос р2 получающаяся цифра второго разряда суммы вдвигается в RG 3, переноса принимается в триггер и т.д.

Достоинство малый объем оборудования, требуемого для его построения.
Недостаток - необходимость в последовательной обработке разрядов, что приводит к низкому быстродействию.

которых содержит одноразрядный сумматор. Поэтому такой сумматор называют ещё

двоичным комбинационным многоразрядным сумматором.

разрядов поступают на соответствующие одноразрядные сумматоры. Каждый из одноразрядных

сумматоров формирует на своих выходах цифру соответствующего разряда суммы и перенос, передаваемый на вход одноразрядного сумматора следующего, более старшего разряда.

после того, как будет сформирован импульс переноса из предыдущего

разряда. В наиболее неблагоприятном случае возникший в младшем разряде перенос может последовательно вызывать переносы во всех остальных разрядах. Для устранения данного недостатка используется блок ускоренного переноса.

устройство функционального назначения, предназначенное для выполнения арифметических и логических

операций над одним или двумя операндами.

Назначение последовательного регистра.
В общем случае в АЛУ выполняются операции сложения, вычитания, умножения и деления двух чисел, операции поразрядного логического сложения и логического умножения, сдвиговые операции, преобразования кодов и некоторые другие операции.

(операнды представляются в последовательном коде, а операции производятся последовательно

во времени разряд за разрядом; требуют меньших аппаратурных затрат);
параллельные (операнды представляются параллельным кодом и операции выполняются параллельно над всеми разрядами операнда; более быстродействующие и, в связи с этим более широко используемые).
2. По способу организации работы:
синхронные (имеют меньший объем оборудования за счет простоты устройства, но менее быстродействующие)
асинхронные (имеют специальные устройства для определения момента фактического завершения операции).

схемы для выполнения логических операций и сдвигов, а также

схемы передачи информации соединены непосредственно с выходами соответствующих регистров.);
АЛУ с магистральной структурой (входы схем для выполнения сложения, логических операций и сдвигов соединены с магистральными шинами данных или шиной данных, на которые с помощью мультиплексора может быть подключена информация с любого регистра АЛУ, а выходы этой аппаратуры подключены через мультиплексор по входным цепям регистров.).
4. По способу представления чисел
АЛУ для чисел с фиксированной запятой;
АЛУ для чисел с плавающей запятой;
АЛУ для десятичных чисел.
5. По характеру использования основных узлов
АЛУ блочного типа (имеется несколько блоков для выполнения основных операций; более предпочтительны);
АЛУ многофункционального типа (все операции выполняются одним блоком за счет изменения его структуры посредством коммутационных схем).

может входить в состав одной СБИС − микропроцессора.
Специализированные микросхемы

АЛУ, выполняют в соответствии с программой арифметические или логические операции над двумя двоичными числами.
К155ИП3

УГО АЛУ

состав него входят:
суммирующий блок или суммирующая часть АЛУ (выполняет

простые арифметические операции (сложение, вычитание, вычитание модулей) и логические операции);
блок умножения или блок умножения-деления (реализует сложные арифметические операции (деление и умножение)).
2. Логические схемы, вырабатывающие признак результата (ПР).
3. Блок местного управления (БМУ) (служит для выработки управляющих сигналов, под действием которых реализуется операция в АЛУ. При отсутствии этого блока управление АЛУ осуществляется устройством управления вычислительной машины.).
4. Блок местной памяти (БМП) небольшой емкости.

Устройство АЛУ

− управляющие сигналы «Сл» и «ПЧ».
Для выполнения операции вычитания

− сигналы «Выч», «ПЧ», «10»
Для поразрядного логического сложения − сигналы «ЛСл» и «ПЧ».
Для поразрядного логического умножения − сигнал «ЛУм».
Для поразрядного сложения по mod 2 − сигналы «Сл» и «ПЧ», «Сл2».